Почему Ericsson игнорирует AMD и NVIDIA, критикует Intel, но продолжает делать свои чипы
Ericsson анонсировала свою первую линейку продуктов AI-RAN, подтвердив стратегический курс на применение собственных ASIC для увеличения эффективности сетей радиодоступа (RAN). В условиях, когда отрасль беспроводной связи всё активнее переходит на виртуализированные и облачные RAN-решения, построенные на универсальных процессорах (GPP) Intel, Ericsson продолжает отстаивать важность инвестиций в специализированные чипы для ресурсоёмких операций, как отмечает IEEE ComSoc Technology Blog. При этом Intel сохраняет статус ключевого партнёра Ericsson, тогда как сотрудничество с AMD и NVIDIA не сложилось.
Компания изучала возможность применения Arm-процессоров NVIDIA Grace, а не графических ускорителей Hopper, но в конечном счёте остановилась на собственных кремниевых решениях (ASIC). Параллельно Ericsson декларирует приверженность гибкости программно-конфигурируемых систем, гарантируя возможность переноса своих проприетарных RAN-алгоритмов и специализированного ИИ-ПО на различные открытые аппаратные платформы.
Портфель решений Ericsson для RAN строится на двух основных архитектурных подходах. Основная часть базируется на ASIC, которые разрабатываются как самостоятельно, так и совместно с Intel. Кроме того, в него входит Cloud RAN, сочетающая программный стек Ericsson с процессорами Intel Xeon EE. Несмотря на ожидания рынка, что виртуализация позволит полностью отделить программное обеспечение от «железа», Intel остаётся единственным поставщиком микросхем для Ericsson в рамках масштабных внедрений, что несёт в себе определённые риски.
Источник изображений: Ericsson
По сути, Ericsson заявила о "коммерческой поддержке" только продуктов Intel, тогда как для решений AMD, Arm и NVIDIA пока доступна лишь "поддержка на стадии прототипирования". Несмотря на многолетние разговоры в индустрии о важности разнообразия чипов в экосистеме vRAN, реальные сдвиги, судя по всему, незначительны. К тому же, внедрение искусственного интеллекта в программное обеспечение RAN вносит дополнительные сложности, что может усилить зависимость компании от аппаратного обеспечения единственного поставщика.
Эксперты отрасли сохраняют скептицизм относительно амбиций Ericsson по созданию "единого программного стека" для разнородного аппаратного обеспечения. Хотя разделение "железа" и софта достижимо на более высоких уровнях сети (L2/L3), физический уровень L1 — наиболее требовательная к ресурсам часть стека — остаётся глубоко оптимизированной под конкретные чипы. Изначально Ericsson рассчитывала на переносимость кода уровня L1 между архитектурами x86 (включая AMD) и Arm SVE2 (например, NVIDIA Grace), чтобы соответствовать возможностям Intel AVX-512. Однако достижение сопоставимой производительности на этих платформах без масштабной переработки кода по-прежнему представляет собой серьёзную инженерную задачу.
Ключевым узким местом в обработке трафика на уровне L1 является коррекция ошибок (Forward Error Correction), которая традиционно требует специализированного аппаратного ускорения. Изначально Ericsson использовала подход с выгрузкой этих вычислений на отдельные PCIe-ускорители Intel. Позже Intel интегрировала ускорение FEC непосредственно в процессоры Xeon EE в рамках технологии vRAN Boost. Эксперименты с применением FPGA от AMD выявили их недостаточную энергоэффективность, а использование GPU NVIDIA оказалось экономически нецелесообразным для данной задачи.
Тем не менее, развитие концепции AI-RAN изменило расстановку сил, поскольку теперь одни и те же ускорители можно задействовать как для задач RAN, так и для вычислений ИИ. Это, в частности, вызвало интерес Ericsson к тензорным процессорам (TPU) от Google. Однако, несмотря на декларируемое стремление к "единому ПО", текущие планы компании лишь подчёркивают трудности на этом пути. Если уровни L2 и выше могут использовать общую кодовую базу для всех аппаратных платформ, то уровень L1 требует индивидуальной адаптации под каждую из них.
Для снижения рисков, связанных с зависимостью от единственного производителя микросхем, компания делает акцент на применении аппаратных уровней абстракции (HAL). Этот подход упрощает адаптацию программного обеспечения под различные аппаратные платформы с незначительными доработками. Ключевые усилия сосредоточены на внедрении интерфейса BBDev, который отделяет программное обеспечение радиочастотного доступа (RAN) от физического оборудования. Также изучается вариант совместимости с архитектурой NVIDIA CUDA, однако его реализация во многом определяется развитием общеотраслевых стандартов.
В области радиосвязи, где полная виртуализация затруднена, Ericsson интегрирует специализированные процессоры — ускорители нейронных сетей (NNA) — непосредственно в радиооборудование. Эти программируемые матричные ядра предназначены для эффективной обработки данных в системах Massive MIMO, выполняя формирование луча и анализ канала за миллисекунды при соблюдении жёстких требований к энергопотреблению. Новые радиостанции с поддержкой искусственного интеллекта используют собственные микросхемы Ericsson с NNA. По заявлениям компании, это позволяет реализовать локальный вывод данных (инференс) в системах Massive MIMO, обеспечивая динамическую оптимизацию в реальном времени.
Источник: