SK hynix разработала компактные энергоэффективные ядра H-TPU для будущих сверхбыстрых SSD

Компания SK hynix анонсировала архитектуру H-TPU (Hynix Transaction Processing Unit, которую не следует путать с Google TPU), созданную для уменьшения нагрузки на универсальные процессорные ядра в перспективных контроллерах SSD. Ядра H-TPU ориентированы исключительно на выполнение низкоуровневых и повторяющихся операций, среди которых обработка команд чтения и записи, управление метаданными и контроль буфера. Это позволит разгрузить основной процессор, который по-прежнему будет отвечать за более сложные задачи, такие как управление политиками хранения данных, восстановление после ошибок и обработка исключительных ситуаций. H-TPU потребляют около 2,5 % энергии и занимают примерно 4 % площади кристалла по сравнению с универсальными CPU.

SK hynix отметила, что процессоры в контроллерах SSD достигли своих пределов с точки зрения энергопотребления и занимаемой площади. В представленной компанией на Международной конференции по проектированию SoC (ISOCC 2026) презентации отмечено, что пропускная способность интерфейса PCIe удваивается с каждым новым поколением, тогда как тактовая частота и управляющие возможности CPU в составе контроллеров растут гораздо медленнее.

Источник изображений: SK hynix

Особенно актуальна эта задача для корпоративных SSD. Поскольку конкуренция по уровню IOPS усиливается, наращивание числа ядер в контроллерах стало стандартным подходом, но это повлекло за собой рост энергозатрат и увеличение площади кристалла. К примеру, контроллер Marvell Bravera SC6 с поддержкой PCIe 6.0 включает 16 ядер: 12 ядер Cortex-R82, три ядра Cortex-M7 и одно ядро Cortex-M3. У его предшественника Bravera SC5 (PCIe 5.0) ядер всего 11.

В основе архитектуры H-TPU лежит четырёхступенчатый конвейер с последовательным выполнением команд (in-order execution); суперскалярность и внеочередное выполнение не поддерживаются. H-TPU представляет собой программируемый процессор, ориентированный на управление потоками данных в SSD и обработку транзакций. H-TPU распределяет операции, характерные для работы с данными, между более чем 100 компактными вычислительными элементами. Каждый из таких блоков выполняет одну конкретную задачу. Ядра, не занятые в текущей операции I/O, переходят в режим минимального энергопотребления.

Данный подход ценен не только тем, что сокращает энергозатраты контроллера. Делегирование обработки команд специализированным модулям освобождает основные ядра Arm для решения задач прошивки, которые плохо поддаются параллелизации. Помимо этого, появляется возможность наращивать число поддерживаемых каналов NAND-памяти без роста габаритов и энергопотребления ключевой вычислительной подсистемы, сообщает Blocks & Files.

Сама по себе такая концепция не нова. К примеру, Phison в рамках идеи CoXProcessor совместил в контроллере X1 два ядра Arm Cortex-R5 и 32 «микроядра», каждое из которых рассчитано на одну-две узкие задачи. H-TPU от SK hynix развивает и тиражирует этот принцип. В патенте, поданном компанией ещё в ноябре 2020 года, описана архитектура, где CPU выполняет функции управления (control plane), а множество малых сопроцессоров образуют уровень ввода-вывода (I/O plane), обеспечивая приём данных от хоста, работу с кешем, энергонезависимой памятью и адресами, формируя I/O-конвейер.

В перспективе компания намерена совершенствовать аппаратную автоматизацию (HWA). В рамках подхода HWA простые, но ресурсоёмкие операции по обслуживанию хранилища данных — выполнение повторяющихся команд, поиск адресов, копирование данных во временные буферы и аналогичные действия — целиком возлагаются на специализированные аппаратные схемы, которые реализуют их автоматически, чтобы повысить предсказуемость времени выполнения операций. В корпоративных SSD, где важен высокий показатель IOPS, стабильность времени завершения операций ввода-вывода приобретает особую значимость. При этом CPU и H-TPU задействуются исключительно для задач верхнего уровня: например, для обработки исключительных ошибок или принятия критически важных управляющих решений.

Кроме того, H-TPU планируется задействовать в совместном с NVIDIA проекте Storage Next, чтобы снизить гранулярность доступа к NAND-памяти примерно до 512 байт (что меньше действующих стандартов) и оптимизировать систему под ИИ-задачи. H-TPU будет применяться в контроллерах устройств серии AIN. Помимо этого, H-TPU предполагается интегрировать в память типа High Bandwidth Flash (HBF), выпуск которой запланирован на следующий год.

Материалы по теме:

• От чипов до стоек: SK hynix делает ставку на CPO в деле масштабирования ИИ-инфраструктур
• SK hynix и Sandisk представили первые спецификации HBF
• SK Group и NVIDIA объявили о совместных инициативах в Южной Корее на $500 млрд
• МВФ: ИИ-пузырь может лопнуть, попутно нанеся огромный ущерб всей мировой экономике
• Крупные телеком-операторы предложили малым провайдерам «отдаться» в обмен на долю выручки

Источники:

• Blocks & Files
• ZDNet.co.kr